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紫金山实验室 - 竞价公告(CBPMLABS2026000353)
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**** - 竞价公告(****)
发布时间:2026-10-23 14:28:24 截止时间:2026-10-26 14:38:21
申购主题: 璞致FPGA开发板PZ-ZU47DR-KFB的竞价需求(二)
报价要求: 国产含税
发票类型: 增值税专用发票
付款方式: 货到验收合格后付款
收货地址: **省/**市/**区/****
供应商资质:
备注说明:
送货时间: 合同签订后20天内送达
安装要求: 免费上门安装(含材料费)
预算: 人民币
| FPGA开发板 | 2.0/套 | 璞致 | PZ-ZU47DR-KFB | 核心板: RFSoC ZU47DR;XCZU47DR-2FFVE1156I;接口按附件要求 处理与逻辑** :四核Cortex-A53、双核Cortex-R5;逻辑**约930K系统逻辑单元;4272个DSP单元 存储** :PS侧DDR4不小于4 GB,64 bit;PL侧DDR4不小于2 GB,32 bit;目标传输速率2400 MT/s 启动存储 :双片QSPI Flash,每片不小于512 Mbit,合计不小于1 Gbit;eMMC不小于8 GB 射频转换: 8路14 bit RF-ADC,最高采样率5 GSPS;8路14 bit RF-DAC,最高采样率9.85 GSPS 对接接口 :每块核心板配置J1、J2、J3;每个4排×60针,共720针;纵向针距0.635 mm,名义对接高度5 mm 载板: 可拆卸对接;8路ADC输入及8路DAC输出射频接口、时钟和控制接口 高速与外设: PCIe Gen3×4、1个QSFP28、1个SFP+、千兆网口、USB3.0、M.2 NVMe×2链路、Mini DP、CAN、RS485、SD及GPIO扩展 开发调试: USB转JTAG和UART、启动模式选择、复位与状态指示;提供所需连接线 电源与散热 :核心板8~12 V输入,推荐8 V;按5 A极限电流设计;配套足额电源和主动散热组件 随板资料 :硬件接口及结构资料、管脚约束、时钟配置、启动和调试说明;配套基础驱动与测试例程 | 按行业标准提供服务 |
附件（1）
RFSoC+ZU47DR开发板采购技术附件+(1).docx下载预览
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2026-10-23
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